‘가지 않은 길’ 택한 인텔, ‘옹스트롬’을 위한 사전작업

발행일 2021-07-27 11:13:49
팻 겔싱어 인텔 CEO가 26일 인텔 글로벌 전략 발표회에서 차세대 기술 혁신 로드맵을 발표하고 있다.(사진=인텔)
 
인텔이 26일(현지시각) 글로벌 전략 발표회를 열고 2020년대 중반, 그 이후로 이어질 공정·패키징 등 기술 혁신 로드맵을 발표했다. 극자외선(EUV) 리소그라피 장비 도입을 비롯한 신기술 적용을 통한 급진적 로드맵 변화도 인상적이었지만, 이번 발표는 경쟁사에 기술력에서 밀리고 있는 인텔의 ‘판’을 바꾸려는 의지가 잘 드러났다.

인텔, 판을 바꾸다
발표에서 가장 눈에 띄는 건 프로세스 공정에서 ‘나노미터’(nm)라는 명칭을 빼기로 한 것이다. 인텔은 10나노 CPU, 7나노 GPU와 같은 명칭을 쓰지 않고 자체 방식대로 명칭을 붙이기로 했다. 이 결정을 이해하기 위해선 지금 반도체 업계가 벌이는 나노미터(nm) 경쟁을 이해할 필요가 있다.

나노미터는 웨이퍼에 그려지는 선(패턴)의 폭(線幅)을 의미한다. 선폭이 좁으면 동일 면적에 더 많은 패턴을 그릴 수 있고 이를 통해 더 많은 정보를 처리할 수 있다. 마찬가지로 비슷한 성능이라면 선폭이 작을수록 반도체 크기도 작아지니 제품을 더 소형화할 수 있다. 글로벌 반도체 회사들이 선폭에 집중하는 게 바로 이 때문이다.

다만 무조건 선폭만 얇다고 좋은 것도 아니다. 선이 얼마나 선명하게 그려져 있는지도 중요하며, 나아가 그 위에 트랜지스터(소자·반도체의 신호를 여닫아주는 스위치)를 얼마나 많이 얹을 수 있는지(transistor density)도 중요하다. 트랜지스터 밀도가 높으면 소비 전력을 줄일 수 있지만 제품당 생산 비용은 증가한다.

인텔은 2010년대 중반 이후 오랫동안 10나노에서 정체됐지만 타사에 비해 기술적으로 밀리지 않다고 주장해왔다. 인텔 칩의 트랜지스터 밀도가 경쟁사보다 높기 때문이다. 인텔의 10나노 공정에서 트랜지스터 밀도는 1㎟ 당 1억600만 개다. 이는 TSMC의 7나노 9700만 개, 삼성전자의 7나노 9500만 개보다도 높다.

(사진=인텔)

전임 크르자니크 CEO 주도로 노드 진전 대신 트랜지스터 밀도를 높이며 ‘하이퍼스케일링’(Hyperscaling)에 치중한 인텔의 전략은 현재까지 부정적으로 평가받고 있다. 결론적으로 수율 잡기에 실패하며 본인들이 공언했던 로드맵을 제대로 이행하지 못했기 때문이다. 다만 그 과정에서 하이퍼스케일링에 집중한 전략이 폄훼됐는 점에서 인텔에 다소 ‘억울한’ 지점도 생겼다.

관련해 2017년 마크 보어 인텔 수석연구원(2018년 퇴사)은 “업계는 ‘무어의 법칙’ 곡선과 관련해 프로세스 위치를 나타내는 표준화된 밀도 측정법이 필요하다”라며 각사가 로직 트랜지스터 밀도를 공개해야 한다고 지적하기도 했다. 그리고 업계가 움직이지 않자, 인텔은 자체적 명칭을 쓰는 ‘변칙’을 택했다.
2017년 마크 보어 인텔 수석연구원은 반도체 업계가 트랜지스터 밀도를 공개해야 한다고 주장했다.(사진=인텔)

인텔의 이런 선택은 두 가지 이유 때문으로 보인다. 오늘날 AMD와 삼성전자, TSMC 등 경쟁사보다 기술적으로 밀린다는 오명을 피하는 것, 그리고 실제로 경쟁사로부터 시장 리더십을 뺏기는 상황에서 주도권을 되찾으려는 것이다. 서버·컨슈머 CPU 시장에서 아직까지 점유율을 공고히 확보하고 있기에 가능한 선택이다.

‘옹스트롬 시대’ 박차, 그리고 패키징
인텔이 공개한 차세대 노드 이름은 ‘인텔7’ ‘인텔4’ ‘인텔3’ 그리고 ‘인텔 20A’ ‘인텔 18A’다. 와트 당 성능 개선을 봤을 때 인텔7은 10나노 슈퍼핀 대비 약 10~15%, 인텔4는 인텔7 대비 약 20%, 인텔3은 인텔4 대비 약 18%씩을 기대하고 있다. 

인텔은 나노미터 단위의 노드 명칭을 없애고 자사만의 노드명을 부르겠다고 밝혔다.(사진=인텔)

주목할 점은 제품 출하 시점이다. 인텔7은 2021년 클라이언트 PC용 ‘엘더 레이크’와 2022년 생산 예정인 데이터센터용 ‘사파이어 래피즈’에 포함되며, EUV가 활용되는 인텔4는 데이터센터용 ‘그래나이트 래피즈’ 제품의 2023년 출하를 목표로 2022년 생산에 들어간다. 인텔3은 2023년 하반기로 예정됐다. 지난 수년간 멈춰있던 인텔의 미세공정 노드가 빠르게 움직이기 시작한 것이다.

그리고 인텔 20A와 18A는 그 위 단계인 ‘옹스트롬’ 시대를 여는 기술이 활용된다. 인텔은 이를 위해 네덜란드의 EUV 리소그라피 장비 제조사 ASML로부터 ‘하이 NA’(High NA)’ EUV 장비를 받으며, ‘게이트 올 어라운드’(GAA) 방식의 ’리본 펫‘(Ribbon FET)과 실리콘 후면으로 전력을 공급하는 ’파워 비아‘(Power Via) 기술도 적용한다.
인텔은 트랜지스터의 GAA 기술을 '리본펫'이라 명명했다.(사진=인텔)

리본 펫은 같은 크기의 트랜지스터에서 전력 공급을 컨트롤하는 ’게이트‘의 면적을 키우는 기술로 현재 삼성전자와 TSMC 등 파운드리를 운영하는 모든 회사들이 도입 중이다. 반도체 전류 제어를 미끄럽게 하는 게 중요한 상황에서 GAA를 택하는 건 인텔에게 필연적 선택이었다.

여기에 인텔이 더한 건 파워 비아다. 실리콘 위에 덮이는 ’메탈 레이어‘에서 전력을 공급하는 부분을, 마치 지하 공간을 활용하는 것처럼 웨이퍼 밑으로 빼는 기술이다. 웨이퍼 전면에 전력이 흐르지 않아 신호 흐름을 간섭하지 않게 된다고 인텔 측은 설명했다.

인텔은 반도체의 전력을 웨이퍼 아래로 공급하는 '파워 비아' 기술도 적용한다고 밝혔다.(사진=인텔)

인텔의 경쟁력으로 꼽히는 ’패키징‘ 기술 로드맵도 소개했다. 현재 인텔의 주력 패키징인 ’임베디드 멀티다이 인터커넥트 브릿지‘(EMIB·이밉)은 사파이어 래피즈에 적용되며, 메테오 레이크에 적용되는 ’포베로스‘(Foveros)에는 인텔의 첫 3D 적층 패키징 솔루션이 적용된다. 이후낮은 수율과 비용 문제를 유발하는 TSV(Through-Silicon-Via) 사용을 최소화하는 ’포베로스 옴니(Omni)‘와 ’포베로스 다이렉트(Direct)’ 등의 패키징 기술도 개발할 계획이다.

인텔은 ’무어의 법칙‘을 끌고 갈 수 있을까
이날 발표된 내용만 실현된다면 인텔은 자신들이 목표한 데로 2025년엔 그간 잃어온 ‘리더십’을 되찾아 과거의 지위에 다시 오를 될 것은 분명해 보인다. 다만 이는 ‘로드맵이 실현된다’는 전제가 깔려있다. 인텔은 지난 수년간 수율 문제로 차세대 공정 로드맵 이행에 실패해왔고 이에 ‘양치기 소년’이란 비판까지 받아왔다. 이번 인텔의 발표에 시장 불신이 깔린 이유다.

인텔은 패키징 로드맵에서 포베로스 옴니와 다이렉트를 각각 추가했다.(사진=인텔)

다만 인텔은 ‘이번엔 자신 있다’는 태도다. 국내 기자간담회에서 인텔 측은 “투자, 기술 도입, 자체 개술 개발, R&D와 자본적 투자 등이 확정된 것”이라며 “4년 간 다섯 개 노드를 발표하는 것이라 기술 개발을 가속화해야 하만큼 쉽진 않겠지만, 이번 일정은 선언적으로 가겠다는 게 아니라 이미 기술 검증이 어느 정도 이뤄진 것이며 인텔 18A 제품은 이미 개발이 들어간 상태”라 밝혔다.

 반도체 집적회로 성능을 24개월마다 2배씩 끌어올리는 ‘무어의 법칙’을 이행하려는 인텔의 시도는 계속되고 있다. 일각에선 선단 공정에서 비용과 난이도가 기하급수적으로 증가한다는 이유로 무어의 법칙이 끝났다고 말하지만, 인텔은 선폭이 아닌 반도체 공정 기술과 재료, 구조를 바꿔가며 도전을 이어가고 있다.

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